[프라임경제] 올해 9월 절연체에 미세 충격을 가해 전기가 흐를 수 있도록 하는 가설이 국내 연구진에 의해 세계 처음으로 입증돼 차세대 나노 소자 개발 등에 응용, 상용화할 수 있는 길이 열렸다.
이번 가설 규명은 차세대 디스플레이, 메모리, 광소자, 열 감지 센서 등 광범위한 분야에 적용할 수 있어, 1000억 달러 규모로 추정되는 세계시장 선점에 청신호를 밝혀주고 있다.
‘금속-절연체 전이(MIT)가설’ 세계 첫 입증
한국전자통신연구원(ETRI) 기반기술연구소 김현탁 박사팀은 전자가 한 방향으로 흐르지 못해 전류가 통하지 않는 부도체(바나듐옥사이드)에 전압 충격을 가해 전류가 흐르도록 하는 ‘금속-절연체 전이(MIT)가설’을 세계 최초로 규명하는데 성공했다.
이번 규명은 지난 1949년 영국 케임브리지대학의 노벨물리학상 수상자 N.T 모트(Mott) 교수가 제시한 가설을 56년 만에 원리와 실험으로 완성한 것이다.
극소형 소자 개발 적용 나노기술 UP
실험 결과는 지난해 5월 응용물리학 분야의 세계적인 권위지 ‘New Journal of Physics’에 실린 데 이어 올해 6월 ‘Applied Physics Letter’에 게재됐다.
ETRI는 ‘금속-절연체 전이이론’ 규명에 따라 국내외에 16건의 핵심 원천특허를 출원, 이 중 3개가 등록되는 등 차세대 성장동력원으로 기능할 수 있을 것이라고 전망했다.
이번 실험에 쓰인 부도체는 바나듐옥사이드, 니켈옥사이드, 망간옥사이드 등 산화물이 대부분이며, 이들 물질은 이론상 금속의 성질을 보이지만 전류를 흘려보내지 못해 ‘모트 절연체’로 불린다.
이번 이론 규명은 반도체보다 더 작으면서도 전기는 금속처럼 잘 흐르는 극소형 소자 개발에 적용돼 휴대전화 등 각종 전자기기를 소형화할 수 있으며, 과전압에 따른 형광 등 각종 전기장치와 기기 고장을 원천적으로 막는 소자로 개발될 수 있다.
김현탁 박사팀의 기술개발은 열 감지 센서를 이미 제작했으며 곧바로 상용화할 수 있을 것으로 전망되고 있으며 한국에서도 최초로 노벨물리학상을 수상할 수 있는 뛰어난 후보자 1명을 확보하게 됐다는 평가를 받고 있기도 하다.
국내 테라나노소자 개발은 2002년부터 시작
최근 집적회로의 급속한 발전에 따라 컴퓨터 및 휴대단말기와 같은 고도의 정보처리기능을 갖는 기기가 보급되고 있고, 이들이 취급하는 정보의 양도 점차 대용량화되고 있다.
이에 따라 기기의 소비전력 증대가 큰 문제로 제기됐다. 그뿐 아니라 지구환경의 보호와 자원 절약의 차원에서도 저소비 전력의 집적회로 실현이 절실한 과제로 등장했다.
이런 요청에 부응해 개발된 것이 차세대 반도체의 유력한 대안이 되고 있는 단전자 트랜지스터이다.
종래의 트랜지스터는 전류의 ON/OFF를 제어하기 위해 약 10만개의 전자를 필요로 했다.
이에 비해 단전자 트랜지스터는 입력 단자의 전자 수를 1개 변화시키는 것만으로 전류의 ON/OFF를 가능하게 한다. 곧, 소비전력이 10만 분의 1로 감소되는 것이다. 이 단전자 트랜지스터를 만들기 위해서는 전자를 1개 단위로 다루는 극히 미세한 전극구조가 필요하다.
단전자 트랜지스터는 소자의 크기가 1㎜의 10만 분의 1정도로 작아지면서 전자 개개의 움직임을 외부에서 조절할 수 있는 현상을 응용해 개발됐다.
고집적화가 가능할 뿐 아니라 전자 1개만으로 데이터를 처리하므로 전력소비량을 현재 밀리와트에서 마이크로와트 수준으로 획기적으로 줄일 수 있다.
전자 1개가 1비트의 정보를 저장할 수 있으므로, 단전자 트랜지스터를 이용하면 1테라D램급 이상의 기억자기소거를 개발할 수 있을 것으로 전망된다.
지난 1997년 일본 NTT는 소비전력이 종래의 약 10만 분의 1인 저소비전력 소자인 단전자 트랜지스터를 집적화하는 기술을 세계 최초로 개발했다.
NTT는 단전자 트랜지스터 2개를 연결한 인버터 회로를 만들어 컴퓨터의 기본회로 제작에 성공했다. 이 회로는 소비전력뿐 아니라 크기도 종래의 약 100만 분의 1 이하로 줄이는 데 성공했다.
국내에서는 지난 2002년 과학기술부 21세기 프론티어 연구개발사업의 일환으로 발족한 테라급나노소자개발사업단에서 이의 개발에 성공했다.
이 개발로 저소비 전력으로 고도의 기능을 갖는 차세대 통신기기와 컴퓨터 등의 개발이 가능해질 것으로 기대되고 있다.
나노소자 개발은 모바일 혁명으로 이어질 것
나노는 10억 분의 1을 의미한다. 1nm는 원자가 불과 서너개 늘어선 길이. 즉 머리카락 10만 분의 1 굵기에 해당하는 선폭기술로 칩을 만드는 것이다.
90년대까지 반도체는 마이크로 즉 100만 분의 1m 수준의 선폭을 가졌다. 집채만한 슈퍼컴퓨터를 엄지손가락 만한 칩으로 만들 수 있는 것이 바로 나노기술인 것이다.
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이러한 용량은 음악 CD 70장을 담을 수 있다. 이 메모리에 90nm 선폭 기술이 세계 최초로 적용됐다. 흔히 나노기술은 100nm 미만의 선폭을 적용한 칩기술을 의미한다.
이 메모리를 개발한 삼성전자 차세대연구팀 최정혁 수석연구원.
이 메모리 개발로 인해 우리는 휴대용하드디스크를 버리고 용량은 기가바이트급 규모지만 크기는 엄지손가락 만한 플래시 메모리에 모든 프로그램과 자료를 넣을 수 있게 됐다.
반도체의 집적도와 성능은 18개월마다 2배씩 향상된다. 이것이 ‘무어의 법칙’.
이를 적용하면 향후 2008년에 이르면 반도체칩은 10배 많은 정보를 담고 프로세서의 성능도 10배 향상된다.
이외에도 2008년 경에 이르면 전하로 정보를 기억하는 DRAM, 플래시메모리와는 달리 자기로 정보를 기억하는 MRAM이 돌풍을 일으킬 전망이다.
MRAM은 DRAM보다 정보를 읽는 속도가 수백배 빠른데다 전원을 꺼도 정보가 날아가지 않는 것이 큰 장점이어서 MRAM 컴퓨터는 윈도우즈가 부팅되기를 지루하게 기다릴 필요가 없고 엄청난 정보처리속도를 발휘하게 된다.
2010년께에는 ‘단전자소자’나 ‘탄소나노튜브소자’가 등장해 진짜 ‘나노전자소자’시대를 열게 된다. 이때쯤 되면 선폭이 현재 90nm에서 5∼10nm수준까지 떨어진다.
단전자소자 회로를 이용하면 현재 PC의 128메가DRAM에서는 하나의 트랜지스터에서 전자가 1만개 움직이지만 단전자소자에서는 단 한 개의 전자가 이동해 정보를 처리하므로 전기소모량이 1만분의 1로 줄어들게 된다.
1년 동안 배터리를 충전하지 않아도 되므로 모바일 컴퓨팅에 혁명이 일어나게 되는 것이다.
2003년 세계최초 30나노 플래시메모리 개발
지난 2003년 2월 13일 기존 플래시메모리 소자에 비해 1000배의 집적도를 갖는 테라비트급 고집적 플래시메모리 소자가 개발됐다.
삼성종합기술원 김정우 박사팀은 서울대 박병국 교수팀과 공동으로 세계 최초로 30나노미터(㎚)의 극미세선폭을 가진 실리콘-산화막-질화막-산화막-실리콘(SONOS:Silicon-Oxide-Nitride-Oxide-Silicon) 구조의 플래시메모리 소자를 개발됐다.
SONOS 구조 메모리 소자는 제조원가가 낮고 기존 CMOS 라인을 그대로 사용할 수 있어 최근 모토로라•AMD•히타치•도시바 등에서 연구개발을 활발히 진행하고 있다.
연구팀은 측벽(side wall) 패터닝기술을 적용해 일반 노광장비로 30㎚ 극미세 회로선폭을 제조하고 이를 SONOS와 결합시켜 플래시메모리의 특성을 구현했다.
특성평가 결과 이 소자는 2V의 메모리 윈도를 기준으로 8V에서 1㎳(1㎳=1000분의 1초)의 쓰기속도와 -10V에서 10㎳의 지우기속도를 가져 일반적인 플래시메모리의 속도와 비슷했다고 연구팀은 설명했다.
또 현재 개발중인 나노 양자점 메모리 소자에 비해 월등한 소자신뢰성을 보여 테라비트급 초고집적 메모리 소자의 실용화 전기를 마련했다고 연구팀은 밝혔다.
기존 양자점을 이용한 메모리 소자는 양자점 크기 및 분포를 균일하게 제어할 수 없고 메모리 보존기간이 최대 1주 이내에 그쳐 실용화가 불가능했으나 이번에 개발된 소자는 보존기간이 10년 이상으로 늘어났다. 이에 따라 향후 4∼5년 내에 봉착하게 될 플래시메모리 집적도 향상의 한계를 극복할 수 있을 것으로 예상된다.
SONOS 메모리 소자는 게이트전압에 의해 실리콘 위의 얇은 산화막을 전하가 터널링해 실리콘질화막내의 트랩에 주입 또는 트랩으로부터 이완되는 메커니즘을 이용하는 전하트랩형 소자다.
이 구조는 종래의 100㎚의 다결정실리콘 대신 10㎚ 이하의 산화질화막(ONO)를 사용함으로써 높이를 줄일 수 있다. 또 2㎚ 이하의 터널산화막을 사용하기 때문에 플래시 셀의 크기를 크게 줄여 고집적화에 유리하고 작동전압도 크게 낮출 수 있다.
50억달러 시장규모 원자증착기술 개발
올해 8월에는 테라급 나노소자에 적용할 수 있는 새로운 개념의 원자층 증착(ALD) 기술이 국내 연구진에 의해 개발됐다.
이에 따라 기술이전을 통한 ALD장비의 국산화는 물론 반도체 장비 시장에서의 또 다른 고부가가치 창출이 기대된다.
한양대 전형탁 교수팀은 한국표준과학연구원 조만호 박사팀과 공동으로 차세대 나노 상보성금속산화막반도체(CMOS) 소자에 적용할 수 있는 `원거리 플라즈마 원자층 증착 기술'개발에 성공했다고 23일 밝혔다.
증착이란 기판 위에 소정의 물질을 박막 형태로 형성하는 공정으로, 반도체 소자의 경우 증착, 식각 공정 등을 반복하면서 실리콘 기판 위에 3차원 구조의 회로를 구현함으로써 만들어진다. 또한 원자층 증착기술(ALD)은 반응기체들을 번갈아 공급, 기판 위에 한 원자층씩 흡착되도록 하는 첨단기술을 말한다.
연구팀에 따르면, 기존 ALD공정은 박막 증착시 이온들에 의해 기판 및 박막에 손상이 생겨 박막의 특성이 나빠지는 문제점이 발생했다.
연구팀은 이 문제를 해결하기 위해 플라즈마 발생지역과 기판사이의 간격을 기존 방식보다 멀리 떨어지게 함으로써 플라즈마 이온에 의한 영향을 최소화, 기판과 박막의 손상을 획기적으로 줄이는 성과를 얻었다.
원거리 플라즈마 ALD는 기판과 박막의 손상을 획기적으로 줄일 수 있으며, 직접(direct) 플라즈마 방식에 비해서도 50% 향상된 전자이동도를 나타냈으며 산ㆍ학 협동연구를 통해 1~2년 내 ALD장비가 상용화될 전망이다.
한편, 전세계 ALD 시장은 2005년 7억3000만달러로 매년 100%이상의 성장을 보여 2006년 15억달러, 2010년에는 50억달러에 이를 것으로 전망되고 있다.
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